| 課程與核心能力關聯配比(%) |
課程目標之教學方法與評量方法 |
| 課程目標 |
核心能力 |
配比(%) |
教學方法 |
評量方法 |
全客戶積體電路實作，EDA設計平台介紹，學習HSPICE電路設計與模擬，Cadence Virtuoso積體電路布局與Calibre DRC/LVS驗證，以及佈局後模擬和驗證。
數位積體電路實作，Cell-based 設計流程， Verilog 語言，邏輯合成，實體設計，驗證軟體，時序分析與功率分析。
|
|
|
|
|
| 授課內容(單元名稱與內容、習作/每週授課、考試進度-共18週) |
| 週次 |
授課內容 |
| 第1週 |
課程說明, 分組與環境建立 |
| 第2週 |
建立反向器電路圖, 轉NetList檔 |
| 第3週 |
HSPICE模擬軟體操作 |
| 第4週 |
電路布局(layout)教學 |
| 第5週 |
電路布局設計準則驗證(DRC) |
| 第6週 |
電路布局對電路圖驗證(LVS) |
| 第7週 |
電路布局後模擬, 抽取寄生參數 |
| 第8週 |
類比期中專題 |
| 第9週 |
類比期中專題驗收 |
| 第10週 |
數位積體電路實作介紹 |
| 第11週 |
Cell-based 設計流程說明 |
| 第12週 |
Verilog 語言教學 |
| 第13週 |
邏輯合成 |
| 第14週 |
數位電路實體設計 |
| 第15週 |
驗證軟體教學 |
| 第16週 |
時序分析 |
| 第17週 |
功率分析 |
| 第18週 |
數位電路期末驗收 |
|
| 學習評量方式 |
| 出席率, 電路實作完成度, 速度 |
| 教科書＆參考書目(書名、作者、書局、代理商、說明) |
| 自編教材 |
| 課程教材（教師個人網址請列在本校內之網址） |
|
| 課程輔導時間 |
|
| 聯合國全球永續發展目標 |
|
|